칩 제조 공정 전체 설명(2/2): 웨이퍼부터 패키징, 테스트까지

각 반도체 제품을 제조하려면 수백 가지 공정이 필요하며, 전체 제조 공정은 8단계로 나뉩니다.웨이퍼 가공 - 산화 - 포토리소그래피 - 에칭 - 박막 증착 - 상호 연결 - 테스트 - 패키징.

5단계: 박막 증착

칩 내부에 마이크로 소자를 만들기 위해서는 연속적으로 얇은 층을 증착하고 잉여 부분을 에칭으로 제거해야 하며, 일부 재료를 추가하여 서로 다른 소자를 분리해야 합니다. 각 트랜지스터나 메모리 셀은 위의 과정을 거쳐 단계별로 구축됩니다. 여기서 말하는 '박막'이란 일반적인 기계적 가공 방법으로는 제조할 수 없는 1미크론(μm, 100만분의 1미터) 두께 이하의 '필름'을 말한다. 필요한 분자 또는 원자 단위를 포함하는 필름을 웨이퍼 위에 배치하는 과정이 "증착"입니다.

다층 반도체 구조를 형성하려면 먼저 디바이스 스택을 만들어야 합니다. 즉, 웨이퍼 표면에 얇은 금속(도전성) 필름과 유전체(절연) 필름을 여러 겹으로 교대로 쌓은 다음 잉여분을 제거해야 합니다. 반복적인 에칭 공정을 통해 부품을 3차원 구조로 형성합니다. 증착공정에 활용될 수 있는 기술로는 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition) 등이 있으며, 이들 기술을 활용하는 방식은 건식증착과 습식증착으로 나눌 수 있다.

화학기상증착(CVD)

화학 기상 증착에서 전구체 가스는 반응 챔버에서 반응하여 웨이퍼 표면에 부착된 얇은 필름과 챔버 밖으로 펌핑되는 부산물을 형성합니다. 플라즈마 강화 화학 기상 증착은 플라즈마를 사용하여 반응 가스를 생성합니다. 이 방법은 반응 온도를 낮추어 온도에 민감한 구조에 이상적입니다. 플라즈마를 사용하면 증착 횟수도 줄어들어 종종 더 높은 품질의 필름을 만들 수 있습니다.

원자층증착(ALD)

원자층 증착은 한 번에 몇 개의 원자층만 증착하여 박막을 형성합니다. 이 방법의 핵심은 특정 순서로 수행되는 독립적인 단계를 순환하고 양호한 제어를 유지하는 것입니다. 웨이퍼 표면을 전구체로 코팅하는 것이 첫 번째 단계이며, 그런 다음 다양한 가스가 도입되어 전구체와 반응하여 웨이퍼 표면에 원하는 물질을 형성합니다.

물리기상증착(PVD)

이름에서 알 수 있듯이 물리적 기상 증착은 물리적인 방법으로 얇은 필름을 형성하는 것을 의미합니다. 스퍼터링은 아르곤 플라즈마를 사용하여 타겟에서 원자를 스퍼터링하고 이를 웨이퍼 표면에 증착하여 박막을 형성하는 물리적 기상 증착 방법입니다. 어떤 경우에는 증착된 필름을 자외선 열 처리(UVTP)와 같은 기술을 통해 처리하고 개선할 수 있습니다.

6단계: 상호 연결

반도체의 전도성은 도체와 부도체(즉, 절연체) 사이에 있어 전기의 흐름을 완전히 제어할 수 있습니다. 웨이퍼 기반 리소그래피, 에칭 및 증착 공정을 통해 트랜지스터와 같은 구성 요소를 만들 수 있지만 전력과 신호를 전송하고 수신하려면 연결이 필요합니다.

금속은 전도성 때문에 회로 연결에 사용됩니다. 반도체에 사용되는 금속은 다음 조건을 충족해야 합니다.

· 낮은 저항: 금속회로는 전류를 통과시켜야 하므로 그 안에 있는 금속의 저항이 낮아야 한다.

· 열화학적 안정성: 금속 재료의 특성은 금속 상호 연결 과정에서 변하지 않아야 합니다.

· 높은 신뢰성: 집적회로 기술이 발전함에 따라 소량의 금속 배선 재료라도 충분한 내구성을 가져야 합니다.

· 제조원가: 위 3가지 조건을 만족하더라도 재료비가 너무 높아 대량생산에 적합하지 않습니다.

상호 연결 공정에는 주로 알루미늄과 구리의 두 가지 재료가 사용됩니다.

알루미늄 상호 연결 공정

알루미늄 상호 연결 공정은 알루미늄 증착, 포토레지스트 도포, 노광 및 현상으로 시작되며 산화 공정에 들어가기 전에 과잉 알루미늄과 포토레지스트를 선택적으로 제거하기 위한 에칭이 이어집니다. 위의 단계가 완료된 후 상호 연결이 완료될 때까지 포토리소그래피, 에칭 및 증착 공정이 반복됩니다.

뛰어난 전도성 외에도 알루미늄은 포토리소그래피, 에칭 및 증착도 쉽습니다. 또한 가격이 저렴하고 산화막과의 접착력도 좋습니다. 단점은 부식되기 쉽고 융점이 낮다는 것입니다. 또한, 알루미늄이 실리콘과 반응하여 연결 문제를 일으키는 것을 방지하려면 웨이퍼에서 알루미늄을 분리하기 위해 금속 증착물을 추가해야 합니다. 이 침전물을 "장벽 금속"이라고 합니다.

알루미늄 회로는 증착에 의해 형성됩니다. 웨이퍼가 진공 챔버에 들어가면 알루미늄 입자로 형성된 얇은 필름이 웨이퍼에 부착됩니다. 이 공정을 "증착(VD)"이라고 하며, 화학적 기상 증착과 물리적 기상 증착이 포함됩니다.

구리 연결 공정

반도체 공정이 더욱 정교해지고 장치 크기가 작아짐에 따라 알루미늄 회로의 연결 속도와 전기적 특성은 더 이상 적합하지 않으며 크기와 비용 요구 사항을 모두 충족하는 새로운 도체가 필요합니다. 구리가 알루미늄을 대체할 수 있는 첫 번째 이유는 저항이 낮아 장치 연결 속도가 빨라지기 때문입니다. 구리는 또한 알루미늄보다 금속을 통해 전류가 흐를 때 금속 이온의 이동인 일렉트로마이그레이션(electromigration)에 대한 저항력이 더 강하기 때문에 신뢰성이 더 높습니다.

그러나 구리는 쉽게 화합물을 형성하지 않기 때문에 웨이퍼 표면에서 기화 및 제거가 어렵습니다. 이 문제를 해결하기 위해 구리를 에칭하는 대신 필요한 곳에 트렌치와 비아로 구성된 금속 라인 패턴을 형성하는 유전체 재료를 증착하고 에칭한 다음 앞서 언급한 "패턴"을 구리로 채워 상호 연결을 달성하는 "다마신" 프로세스를 사용합니다. .

구리 원자가 유전체로 계속 확산됨에 따라 후자의 절연이 감소하고 구리 원자가 더 이상 확산되는 것을 차단하는 장벽 층이 생성됩니다. 그런 다음 얇은 구리 시드층이 장벽층 위에 형성됩니다. 이 단계에서는 높은 종횡비 패턴을 구리로 채우는 전기 도금이 가능합니다. 충전 후 과잉 구리는 금속 화학 기계 연마(CMP)를 통해 제거할 수 있습니다. 완료 후 산화막을 증착할 수 있으며, 포토리소그래피 및 에칭 공정을 통해 잉여막을 제거할 수 있습니다. 구리 배선이 완성될 때까지 위 과정을 반복해야 합니다.

위의 비교를 통해 구리 배선과 알루미늄 배선의 차이점은 에칭이 아닌 금속 CMP를 통해 잉여 구리가 제거된다는 점을 알 수 있다.

7단계: 테스트

테스트의 주요 목적은 반도체 칩의 품질이 특정 표준을 충족하는지 확인하여 결함 있는 제품을 제거하고 칩의 신뢰성을 향상시키는 것입니다. 또한 테스트된 불량 제품은 포장 단계에 들어가지 않아 비용과 시간을 절약하는 데 도움이 됩니다. EDS(Electronic Die Sorting)는 웨이퍼 테스트 방법입니다.

EDS는 웨이퍼 상태에서 각 칩의 전기적 특성을 검증해 반도체 수율을 높이는 공정이다. EDS는 다음과 같이 5단계로 나눌 수 있습니다.

01 전기적 매개변수 모니터링(EPM)

EPM은 반도체 칩 테스트의 첫 번째 단계입니다. 이 단계에서는 반도체 집적 회로에 필요한 각 장치(트랜지스터, 커패시터, 다이오드 포함)를 테스트하여 전기적 매개변수가 표준을 충족하는지 확인합니다. EPM의 주요 기능은 측정된 전기적 특성 데이터를 제공하는 것입니다. 이는 반도체 제조 공정의 효율성과 제품 성능을 향상시키는 데 사용됩니다(불량품 감지가 아닌).

02 웨이퍼 노화 테스트

반도체 불량률은 제조 불량률(초기 단계에서 높음)과 전체 수명 주기에서의 불량률이라는 두 가지 측면에서 발생합니다. 웨이퍼 에이징 테스트란 웨이퍼를 특정 온도, AC/DC 전압 하에서 테스트하여 결함이 있을 수 있는 제품을 조기에 찾아내는 것, 즉 잠재적인 결함을 발견하여 최종 제품의 신뢰성을 높이는 것을 말합니다.

03 탐지

에이징 테스트가 완료된 후 프로브 카드를 사용하여 반도체 칩을 테스트 장치에 연결한 다음 웨이퍼에 대해 온도, 속도 및 동작 테스트를 수행하여 관련 반도체 기능을 검증할 수 있습니다. 특정 테스트 단계에 대한 설명은 표를 참조하세요.

04 수리

일부 결함이 있는 칩은 문제가 있는 구성 요소를 교체하여 수리할 수 있기 때문에 수리는 가장 중요한 테스트 단계입니다.

05 도트

전기 테스트에 실패한 칩은 이전 단계에서 분류되었지만 구별을 위해 여전히 표시가 필요합니다. 과거에는 결함이 있는 칩을 육안으로 식별할 수 있도록 특수 잉크로 표시해야 했지만 이제는 시스템이 테스트 데이터 값에 따라 자동으로 정렬합니다.

8단계: 포장

이전의 여러 공정을 거친 후 웨이퍼는 동일한 크기의 정사각형 칩("단일 칩"이라고도 함)을 형성합니다. 다음으로 할 일은 절단을 통해 개별 칩을 얻는 것입니다. 새로 절단된 칩은 매우 약하고 전기 신호를 교환할 수 없으므로 별도로 처리해야 합니다. 반도체 칩 외부에 보호막을 형성해 외부와 전기적 신호를 주고받는 공정이 패키징이다. 전체 패키징 공정은 웨이퍼 톱질, 단일 칩 부착, 상호 연결, 성형 및 패키징 테스트의 5단계로 구분됩니다.

01 웨이퍼 쏘잉

In order to cut countless densely arranged chips from the wafer, we must first carefully "grind" the back of the wafer until its thickness meets the needs of the packaging process. After grinding, we can cut along the scribe line on the wafer until the semiconductor chip is separated.

웨이퍼 절단 기술에는 블레이드 절단, 레이저 절단, 플라즈마 절단의 세 가지 유형이 있습니다. 블레이드 다이싱(Blade dicing)은 다이아몬드 블레이드를 사용하여 웨이퍼를 절단하는 기술로, 마찰열과 이물질이 발생하기 쉬워 웨이퍼가 손상되기 쉽습니다. 레이저 다이싱은 정밀도가 더 높으며 두께가 얇거나 스크라이브 라인 간격이 작은 웨이퍼를 쉽게 처리할 수 있습니다. 플라즈마 다이싱은 플라즈마 에칭의 원리를 이용하므로, 스크라이브 라인 간격이 매우 작은 경우에도 이 기술을 적용할 수 있습니다.

02 단일 웨이퍼 부착

웨이퍼에서 모든 칩을 분리한 후, 개별 칩(싱글 웨이퍼)을 기판(리드 프레임)에 부착해야 합니다. 기판의 기능은 반도체 칩을 보호하고 외부 회로와 전기 신호를 교환할 수 있도록 하는 것입니다. 액체 또는 고체 테이프 접착제를 사용하여 칩을 부착할 수 있습니다.

03 상호연결

칩을 기판에 부착한 후 전기 신호 교환을 위해 두 접점을 연결해야 합니다. 이 단계에서 사용할 수 있는 연결 방법에는 얇은 금속 와이어를 사용한 와이어 본딩과 구형 금 블록 또는 주석 블록을 사용한 플립 칩 본딩의 두 가지 연결 방법이 있습니다. 와이어 본딩은 전통적인 방식으로, 플립칩 본딩 기술은 반도체 제조 속도를 높일 수 있다.

04 성형

반도체 칩의 연결이 완료된 후 온도, 습도 등 외부 조건으로부터 반도체 집적회로를 보호하기 위해 칩 외부에 패키지를 추가하는 몰딩 공정이 필요하다. 필요에 따라 패키지 몰드를 제작한 후, 몰드에 반도체 칩과 에폭시 몰딩 컴파운드(EMC)를 넣고 밀봉해야 합니다. 봉인된 칩이 최종 형태이다.

05 포장 테스트

이미 최종 형태를 갖춘 칩도 최종 결함 테스트를 통과해야 합니다. 최종 테스트에 들어가는 완성된 반도체 칩은 모두 완성된 반도체 칩이다. 테스트 장비에 배치되어 전기, 기능 및 속도 테스트를 위해 전압, 온도 및 습도와 같은 다양한 조건을 설정합니다. 이러한 테스트 결과는 결함을 찾아내고 제품 품질과 생산 효율성을 향상시키는 데 사용될 수 있습니다.

포장기술의 진화

칩 크기가 감소하고 성능 요구 사항이 증가함에 따라 패키징은 지난 몇 년 동안 많은 기술 혁신을 겪었습니다. 일부 미래 지향적인 패키징 기술 및 솔루션에는 WLP(웨이퍼 레벨 패키징), 범핑 프로세스 및 RDL(재배선층) 기술과 같은 기존 백엔드 프로세스에 대한 증착 사용과 프런트엔드에 대한 에칭 및 세척 기술이 포함됩니다. 웨이퍼 제조.

고급 포장이란 무엇입니까?

전통적인 패키징에서는 각 칩을 웨이퍼에서 잘라내어 금형에 배치해야 합니다. WLP(웨이퍼 레벨 패키징)는 고급 패키징 기술의 일종으로, 웨이퍼 위에 칩을 직접 패키징하는 것을 말합니다. WLP의 공정은 먼저 패키징하고 테스트한 후, 형성된 모든 칩을 웨이퍼에서 한 번에 분리하는 것입니다. 기존 포장에 비해 WLP의 장점은 생산 비용이 낮다는 것입니다.

고급 패키징은 2D 패키징, 2.5D 패키징, 3D 패키징으로 나눌 수 있습니다.

더 작은 2D 패키징

앞서 언급한 바와 같이 패키징 공정의 주요 목적은 반도체 칩의 신호를 외부로 보내는 것이며, 웨이퍼에 형성된 범프는 입출력 신호를 보내는 접점이다. 이러한 범프는 팬인(Fan-in)과 팬아웃(Fan-out)으로 구분됩니다. 전자의 부채꼴 모양은 칩 내부에 있고 후자의 부채꼴 모양은 칩 범위 밖에 있습니다. 입출력 신호를 I/O(input/output), 입출력 개수를 I/O 개수라고 합니다. I/O 개수는 패키징 방법을 결정하는 중요한 기준입니다. I/O 수가 적으면 팬인 패키징이 사용됩니다. 패키징 후에도 칩 크기가 크게 변하지 않기 때문에 이 공정을 칩 스케일 패키징(CSP) 또는 웨이퍼 레벨 칩 스케일 패키징(WLCSP)이라고도 합니다. I/O 수가 많으면 일반적으로 팬아웃 패키징이 사용되며, 신호 라우팅을 활성화하려면 범프 외에 재배포 레이어(RDL)가 필요합니다. 이것이 바로 'FOWLP(팬아웃 웨이퍼 레벨 패키징)'입니다.

2.5D 패키징

2.5D 패키징 기술은 두 가지 이상의 유형의 칩을 단일 패키지에 넣는 동시에 신호를 측면으로 라우팅할 수 있어 패키지의 크기와 성능을 높일 수 있습니다. 2.5D 패키징 방식 중 가장 널리 사용되는 방식은 실리콘 인터포저(Silicon Interposer)를 통해 메모리와 로직 칩을 하나의 패키지로 묶는 것이다. 2.5D 패키징에는 TSV(Through Silicon Via), 마이크로 범프, 미세 피치 RDL과 같은 핵심 기술이 필요합니다.

3D 패키징

3D 패키징 기술은 신호를 수직으로 라우팅하면서 두 가지 이상의 유형의 칩을 단일 패키지에 넣을 수 있습니다. 이 기술은 더 작고 더 많은 I/O 수의 반도체 칩에 적합합니다. I/O 수가 많은 칩에는 TSV를 사용할 수 있고, I/O 수가 적은 칩에는 와이어 본딩을 사용할 수 있으며 궁극적으로 칩이 수직으로 배열되는 신호 시스템을 형성할 수 있습니다. 3D 패키징에 필요한 핵심기술로는 TSV와 마이크로범프 기술이 있다.

지금까지 반도체 제품 제조의 8단계인 '웨이퍼 가공 - 산화 - 포토리소그래피 - 에칭 - 박막 증착 - 배선 - 테스트 - 패키징'이 본격적으로 도입됐다. '모래'에서 '칩'까지, 반도체 기술은 '돌을 금으로 바꾸는' 실제 버전을 수행하고 있습니다.

VeTek Semiconductor는 중국 전문 제조업체입니다.탄탈륨 카바이드 코팅, 실리콘 카바이드 코팅, 특수흑연, 실리콘 카바이드 세라믹그리고기타 반도체 세라믹. VeTek Semiconductor는 반도체 산업을 위한 다양한 SiC 웨이퍼 제품에 대한 고급 솔루션을 제공하기 위해 최선을 다하고 있습니다.

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